Pasar de "C" a "Verilog"

[javu61]

Ya se que es un error asignar dos veces un valor a la misma variable en HDL, no tiene sentido, pero solo es un ejemplo clarificador del concepto de variable y el de señal. Si lo prefieres lo cuento así:

a <= c
b <= c
c <= 1

Cuando se ejecute, a, b y c valdrán todas 1, independientemente del orden empleado en la asignación, lo que no tiene sentido en un lenguaje convencional.

Saludos

[mcleod_ideafix]

Ya se que es un error asignar dos veces un valor a la misma variable en HDL, no tiene sentido, pero solo es un ejemplo clarificador del concepto de variable y el de señal. Si lo prefieres lo cuento así:

a <= c
b <= c
c <= 1

Cuando se ejecute, a, b y c valdrán todas 1, independientemente del orden empleado en la asignación, lo que no tiene sentido en un lenguaje convencional.

Saludos

Si a,b,c son registros, no. a y b valdrán lo que valiera c en el ciclo de reloj anterior, y c valdrá 1. Si son registros. Si son señales, a y b serán "cables" conectados a c, con lo que en cada instante valdrán lo que valga c.

[jepalza]

Gracias "profe". ¿el examen cuándo es? ¿nos va a decir alguna de las preguntas antes?

[PabloMarmol]

(oye, antes del examen mueve el hilo "Papilio Pro ejecutando ZX Spectrum 48k" del subforo "emuladores", que eso te quita 1 punto de la nota final)

[mcleod_ideafix]

El examen... no tiene tú guasa ni ná
Nunca doy preguntas por adelantado (solo me faltaría eso)... y aprovecho para recordar que un 4,9 es suspenso.