mcleod_ideafix escribió:kimeleto escribió:la condicion de contaje detecta correctamente el fin de la cuenta, pero a pesar que he puesto componentes rapidos los retardos se me suman y el contador de lineas me cuenta un ciclo de mas.
La pregunta es muy vital que las lineas duren solo 800 ciclos, o se puede aceptar un error de un ciclo?
Un error de un ciclo en una línea supone un error de 480 ciclos en la pantalla completa, lo cual no sé si será aceptado por el monitor. Los hay que sí, y los hay que no.
¿Qué tipo de contador estás usando? ¿Síncrono o asíncrono? ¿El reset del contador lo haces cuando detectas que ha llegado a 800 o cuando ha llegado a 799? ¿El reset del contador es síncrono o asíncrono?
Este es el tipo de cosas para las que las FPGA's y las CPLD's vienen muy bien: prototipar electrónica, cambiando de un tipo de diseño a otro cuando te venga en gana.
Es un contador asincrono, el reset lo hago a llegar a 799, el reset es sincrono, el motivo de usar un contador asincrono es viene encapsulado en el 74393 dos contadores asincronos de 4 bits, que me van de perilla para no complicar enormemente el diseño, como solo es un ciclo y de hacer una logica separada que detecte 798 añadiendo dos puertas, hare la logica separada.
FPGA's y CPLD's ojala supiera!, jejejejejeje, cuando estudie FP de electronica industrial alla en el 88 nos dieron arquitectura de microprocesadores de 8 bits, nos enseñaron en un micro-entrenador a programar el 6502 y a su PIO, y hacer hardware que funcionara con la PIO, pero las FPGA's y CPLD's eran muy caras en ese tiempo, ademas añadirlas en el temario hubiera sido necesario añadir 1/2 curso al FP, etc, estoy interesado en el tema, donde puedo aprender didacticamente a programar FPGA's y CPLD's?, gracias de antemano.
